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　1nm世代プロセス以降の次世代半導体で使われるトランジスタ構造「CFET」。台湾積体電路製造（TSMC）や韓国Samsung Electronics（サムスン電子）など半導体製造の先頭を走る企業がこぞって研究し、Rapidus（ラピダス、東京・千代田）もフランスの半導体研究機関Letiと共同で取り組む。ところが、そこに意外な“落とし穴”が見えてきた。

　「現状ではほとんどの論理回路が実現できない」。こう警鐘を鳴らすのは、湘南工科大学 名誉教授 兼 学事顧問の渡辺重佳氏である。CFETには回路設計上の課題があるからだ。そこで同氏は、CFETとは異なる、既存技術を応用した集積化を提案した。「ラピダスがこの技術を使えば、TSMCにも勝てるだろう」（同氏）と自信を見せる。

　CFETは、現状最先端のトランジスタ構造であるGAA（Gate All Around） FETの次世代に当たる将来技術。現状はまだ前世代であるGAA構造の量産が始まった段階にある。サムスン電子は2022年、世界に先駆けてGAA構造の3nm世代半導体を製造開始し、量産にこぎ着けた。TSMCや米Intel（インテル）、ラピダスがその後を追う。

　プレーナFET、FinFET、GAAナノシート、GAAフォークシート、CFET――。半導体素子であるトランジスタの構造は2000年代以降、微細化の継続のために変化し続けてきた注1）。ポイントは同じ面積にどれだけ多くのトランジスタ数を詰め込むかだ。単純に素子や配線を微細化するだけでは物理限界に達しつつあり、FinFET以降、垂直方向の面積を利用する技術が採用されている（図1）。

注1）FinFETや、GAA FETの1つであるGAAナノシートに移り変わった理由は微細化の他にもある。リーク電流の抑制である。従来型のプレーナFETは微細化を進めると、オフ（絶縁）状態でも電流が漏れてしまう課題があった。このリーク電流の課題解消に向けたのがFinFETである。ソース―ドレイン間の電流経路であるチャネルにおいて、制御面（方向）を3面に増やし、リーク電流を抑えた。次世代のGAAナノシートは制御面が4面とさらに多い構造にした。
図1　GAA FETからはナノシート構造が続く
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図1　GAA FETからはナノシート構造が続く
（出所：imecの資料を基に日経クロステックが作製）

縦に積層して横幅を縮めたCFET

　CFETの構造は、この3次元化をさらに進めるものだ。CMOSトランジスタはNMOSとPMOSで構成し、これらを組み合わせることで論理回路を形成している。CFETは、それまで横方向に並べていたNMOSとPMOSを上下に積層して一体化させた。トランジスタの横幅を大幅に縮小し、さらなる集積化につなげる狙いである（図2）。

図2　上下積層が特徴のCFET
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図2　上下積層が特徴のCFET
縦方向の製造プロセスが難しいといった課題がある（出所：imecの資料を基に日経クロステックが作製）

　「トランジスタにおける究極のデバイス構造」。ベルギーの半導体研究機関imecでSTS/CMOST/TSE プログラムディレクターを務める堀口直人氏はCFETをこう称する。imecのロードマップでは2032年に仮の実現時期を置き、プロセスノードを5Å（オングストローム、1Åは0.1nm）世代以降まで継続できるとする。

CFET解説記事

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2023/04/04

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