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ラピダスの折井氏は「第84回応用物理学会秋季学術講演会」でチップレットに関して講演した（写真：日経クロステック）
ラピダスの折井氏は「第84回応用物理学会秋季学術講演会」でチップレットに関して講演した（写真：日経クロステック）
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　チップレットの普及は半導体技術にどのような変化をもたらすのか。2023年9月開催の学会「第84回応用物理学会秋季学術講演会」にラピダスで後工程の技術開発を主導する折井靖光氏（専務執行役員3Dアセンブリ本部長）が登壇し、その変化について講演した。本稿ではその中から注目すべき5つを紹介する。

ラピダス折井氏はチップレット化で生じる技術変化について述べた（出所：日経クロステック）
ラピダス折井氏はチップレット化で生じる技術変化について述べた（出所：日経クロステック）
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①チップレットが性能向上の手段に

　チップレットは当初、コスト削減を主な目的としていた。面積の大きな半導体チップだと、歩留まりが低下するためだ。そこで、分割して1チップを小さくすることで、安価にするのが狙いだった。

　それに率先して取り組んだ企業として折井氏が紹介したのが、米Advanced Micro Devices（アドバンスト・マイクロ・デバイセズ、AMD）である。同社の学会発表によれば、32コアのサーバー向けプロセッサー「EPYC」を開発する際、1チップだと面積が777cm2と巨大になったため、初期の製造プロセスでは歩留まりが数％ほどだったという。

　そこで4つのダイに分割し、各ダイに8コアを載せた。これにより、初期の歩留まりは大幅に向上した。4つのダイを接続するためにインターポーザーに実装して接続する必要があり、その分パッケージコストは上昇するものの、トータルのコストで見ると分割した方が安くなるとAMDは判断したという。

　EPYCの第2世代品では、8コアのチップを8個利用する64コア品を開発。チップは7nm世代の製造プロセスで作製した一方で、入出力回路（I/O）は14nm世代の製造プロセスで作製した。機能ごとに適した世代の製造プロセスで作製するという、現在のチップレットの構想につながる製品を実現した。

　続いて、EPYCの第3世代品ではSRAMを別チップにし、プロセッサーに積層した。このSRAMをAMDは「3D V-Cache」と呼ぶ。AI（人工知能）用途では、プロセッサーとメモリーの間で頻繁にデータを出し入れする。そこで、キャッシュメモリーを増やしたいが、歩留まりを維持するためにチップ面積を広げずに行うと演算回路の面積が減る。そこで、キャッシュメモリーとして利用するSRAMを分離して積層した。すなわち、コスト削減だけでなく、性能向上のためにチップレット化する動きが出てきたことを意味する。

AMDはチップレット化にいち早く取り組んでいる。画像は同社製品「EPYC」の第4世代品（出所：AMD）
AMDはチップレット化にいち早く取り組んでいる。画像は同社製品「EPYC」の第4世代品（出所：AMD）
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②パッケージ基板が有機材料に

　パッケージ内にチップ（ダイ）を1つだけ収めた「モノリシック」構造ではシリコン（Si）チップ中で配線されていたのが、チップレット化されると、インターポーザーなどを介してチップレット同士を配線することになる。すると配線距離が長くなるので、性能は落ちてしまうという。

　だが、インターポーザーを従来のSi製から電気損失の小さい有機材料に変更することで、性能の落ち込みを緩和できる。さらに、チップレットを3次元に積層できれば、配線長が短くなるのでモノリシックの場合よりも性能が上がるという。

　超高速な次世代のメモリーインターフェース仕様「HBM（High Bandwidth Memory）4」の採用が始まると、損失が課題となるため、Siインターポーザーから有機インターポーザーへの変更が促されるとみている。

③ハイブリッド接合に移行

　3次元積層時の接合技術も変化する。現在の主流は、はんだを使って接合する「マイクロバンプ接合」である。チップに微小な金属ピラーを周期的に複数設けて、その先端にはんだを付けて接合する。

　従来の後工程技術で実施できるものの、ピラーのピッチを狭くし過ぎると、接合時に広がったはんだ同士が短絡してしまう。そのため、狭ピッチ化が難しい。それでも、「エンベデッドマイクロバンプ接合」と呼ばれる次世代のはんだ接合技術を適用すれば、5μmピッチまではんだで接合できると折井氏はみている。

　それよりも狭いピッチでは、「ハイブリッド接合」が不可欠だとする。同接合では、平たんにした銅（Cu）を熱処理してCu同士を貼り合わせる。すなわち、はんだが不要だ。既に採用が始まっており、例えば前述したAMDのEPYCの第3世代品において、CPUチップとSRAMチップの積層にハイブリッド接合を適用している。

④新たな熱対策や信頼性確保が必須

　チップレット化や3次元化によって、パッケージの構造が複雑になったり、様々な材料が必要になったりして、「（技術的に）格段に難しくなる」（折井氏）。放熱方法も変更が迫られ、「新たな熱の逃し方を考えないといけない」（同）。

　信頼性の確保にも一層注力する必要がある。その1つが、配線の冗長性確保である。例えば、チップレット同士を接続するためのインターフェース規格「UCIe（Universal Chiplet Interconnect Express）」では、32本のデータラインに対して、2本の冗長ラインを設置する提案があるという。

⑤独自半導体の設計を容易に

　折井氏はラピダスの立場から、先端プロセスを日本で立ち上げることと併せて重要なのが、先端半導体の使い手となるAIアプリを日本で育成することだと指摘した。AI技術で先行する米IT企業では、自社のAI技術やサービスを差異化するために独自半導体を設計している。

　そこで、AIアプリを手掛ける日本企業が独自半導体を設計できる環境を整えることが重要だと説いた。ただし、EDA（電子設計自動化）ツールや高価な半導体IP（回路設計情報）などが必要なこともあってAIアプリの企業、特にスタートアップ（新興）企業が独自半導体を開発するハードルは高い。

　その解決策の1つとして、「AIチップ設計拠点（AIDC）」の活動を紹介した。AIDCは、新エネルギー・産業技術総合開発機構（NEDO）と産業技術総合研究所（産総研）、東京大学の3者が立ち上げたもので、本格運用を2023年4月に始めた。AIチップなどの半導体設計に必要なEDAツールやハードウエアエミュレーター、標準的な半導体IPコアのライブラリーなどを用意する。

　I/O回路のような汎用的な半導体（チップレット）はIPコアのライブラリーから選んで利用し、差異化を図る機能を実現するためのキーとなるチップレットはAIアプリ企業に設計してもらう。その際には、「ぜひラピダスの2nm世代のプロセスを利用してもらいたい」（折井氏）とアピールした。

キーワード

UCIe（Universal Chiplet Interconnect Express）　チップレット同士を接続するインターフェース規格である。チップレットの利用が本格化すると、異なるファウンドリー、異なる世代のプロセス、異なる用途のチップレット同士を接続する場合が増える。それらチップレットが問題なく接続できるようにするのがUCIeである。

　大手半導体企業だけではなく、先端半導体の使い手である大手IT企業もUCIeの規格策定に関わっている。体制づくりをする上でUCIe陣営が参考にしたのが、パソコンや家電など電子機器業界で広く普及したPCI Express（PCIe）やUSBだ。PCIeやUSBが成功した一因として、使い手から部品メーカーまで、様々な立場の企業が幅広く参画したことがある。UCIeという名称からは、特にPCIeを意識しているのが分かる。