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　2024年12月11～13日に東京都内で開催された半導体製造装置・材料の展示会「SEMICON Japan（セミコンジャパン）2024」は連日、日本の半導体復権を期待する参加者の熱気に包まれた。先端半導体の受託生産を目指すRapidus（ラピダス）やキオクシアホールディングス（旧東芝メモリ）など、半導体大手の幹部が事業戦略を語った。1107社／団体が出展し過去最大規模となった展示会を5つのトピックで振り返る（図1）。

①ラピダス2nm半導体の試験生産開始を2025年4月に控え、千歳工場への装置搬入や製造戦略を発表
②先端パッケージング装置・材料メーカーの主戦場に。TSMCは量産工場での歩留まり管理の工夫明かす
③微細化IBMが2040年までのロードマップ示す。インテルは高NAのEUV露光の初期評価結果に言及
④次世代メモリーキオクシアが新メモリー開発に意欲、SKハイニックスはHBM4に必要な技術を明らかに
⑤半導体設計経産省が半導体設計分野のプロジェクト立ち上げを示唆
図1　ラピダスや先端パッケージングに高い関心
次世代メモリーや設計分野にも関心が集まった（出所：日経クロステック）

AIで半導体を効率生産

　会期中、話題の中心だったのが2nm（ナノメートル）世代の半導体の試験生産を2025年4月に始めるラピダスだ。北海道千歳市に建設中の工場「IIM-1（イームワン）」に製造装置を搬入するタイミングと会期が重なり、同社の展示ブースには連日人だかりができた（図2）。

図2　国内初のEUV露光装置を導入
図2　国内初のEUV露光装置を導入
ラピダスの展示ブースには会期中、多くの参加者が詰めかけた（写真：日経クロステック）
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　会場のメインステージで講演したラピダス社長の小池淳義氏は「IIM-1の建設は最終段階に入った。EUV（極端紫外線）露光装置も手元に届き、（量産への）マイルストーンになる」と話した。2024年12月中旬から製造装置の搬入を始めており、オランダASML製のEUV露光装置も同年内に搬入する。2025年3月末までに200台以上の装置を設置する。

　2025年4月からはGAA（Gate All Around）構造のトランジスタを集積した2nm世代の半導体を試験生産する。性能や歩留まりを評価してプロセス技術や生産条件の改善につなげるとともに、得られたデータを受託生産の交渉材料にする。2027年初頭までに量産準備を整え、2027年後半に量産を始める計画だ。

　全枚葉式の生産方式やライン自動化により、従来の約半分の期間で半導体を生産することを狙う。同社代表取締役専務の清水敦男氏はその一環として、人工知能（AI）を使うウエハー搬送システムを導入することを明らかにした（図3）。クリーンルームの天井を走る台車が「一方向ではなく縦横無尽に動き、工場の稼働状態に合わせてAIが最適な経路を選ぶ」。これにより台車の渋滞を避けて生産効率を高める。

図3　半導体生産にAIを駆使
図3　半導体生産にAIを駆使
ラピダス代表取締役専務の清水敦男氏は、IIM-1ではAIを駆使して生産を管理すると話した（写真：日経クロステック）
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　顧客のチップ設計を支援する企業の存在も示唆された。小池氏の講演資料には、設計パートナーとして米Broadcom（ブロードコム）の名があった。ブロードコムは通信用半導体大手で、米IT（情報技術）大手が独自半導体を開発する際の設計支援でも知られる。連携できればラピダスの強力な後ろ盾となる。

TSMC熊本工場は量産開始

　後工程についても具体的な工程表を明らかにした。IIM-1に隣接するセイコーエプソンの千歳事業所内に開発拠点を構築し、「2025年4月から計300台を超える装置を搬入して試作ラインを構築する」（ラピダス専務の折井靖光氏）。開発する技術は従来型パッケージ、シリコン製インターポーザー（中間基板）を使う2.5次元（D）パッケージ、有機インターポーザーを使う2.5Dパッケージ、ハイブリッドボンディングを使う3Dパッケージの4種類。2026年下期からIIM-1に構築する後工程ラインに技術を移管し、2028年上期の量産準備完了を目指す。

　ラピダスにとって、競合はTSMC（台湾積体電路製造）、米Intel（インテル）、韓国Samsung Electronics（サムスン電子）の3社だ。KPMG FAS執行役員パートナーの岡本准氏は半導体業界動向に関する講演で、「インテルやサムスンが先端プロセスで苦戦していることは、ラピダスには大きなチャンスだ」と指摘した。

　TSMC子会社のJapan Advanced Semiconductor Manufacturing（JASM、熊本県菊陽町）は日本では製造されていなかった28～12nm世代の半導体の受託生産を始める。社長の堀田祐一氏が講演し、熊本第1工場について「TSMCの台湾の工場と同じ品質で立ち上げることに成功した。2024年中の量産開始を間近に控えている」と話した。熊本第2工場は土地の造成中で、2025年1～3月に着工する。

　消耗品などの間接部材について、「国内調達比率を早期に50％以上に高め、2030年までに60％を目指す」という。すでにケミカル（薬液）の国内調達に見通しをつけ、2025～26年には現像液やスラリー（研磨剤）も国内調達を目指す。

TSMCが語るチップレット集積

　技術面で中心テーマとなったのは先端パッケージングだ。微細化を補い、性能向上やコスト削減を実現する手段として装置・材料メーカーの主戦場となった。

　TSMCジャパン3DIC研究開発センター（茨城県つくば市）センター長の江本裕氏は講演で、複数の半導体チップを組み合わせるチップレット集積技術「CoWoS（コワース）」の量産における工夫の一端を明かした（図4）。CoWoSは米NVIDIA（エヌビディア）のGPU（画像処理半導体）などに使われ、「2025年は供給が追いつかない。26年に追いつく見通しだが、需要がさらに増える可能性もある」とした。

図4　チップレット集積の秘訣語る
図4　チップレット集積の秘訣語る
TSMCジャパン3DIC研究開発センター長の江本裕氏はチップレット集積では歩留まりの管理が最も重要だと指摘した（写真：日経クロステック）
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　CoWoSの量産では、歩留まりの管理を最も重視しているという。個々の半導体チップの特性をテスターで計測し、どのようにチップを組み合わせれば顧客が望む性能などの仕様を実現できるかをデータ解析から導く。「AI半導体は爆速の開発で、それについていかなければ顧客の要求を満たせない」と日本の装置・材料メーカーに協力を求めた。2027年にはレチクル（32mm×26mm）の9倍の大きさで、HBM（広帯域メモリー）を12個以上搭載する巨大なCoWoSを量産する。

　ウエハー研削装置（グラインダー）などに強いディスコは出展社中最大のブースを構え、24台の実機を展示した。社長の関家一馬氏は「AIは普及の臨界点を超えた。これほどの資金と頭脳がAIに投下されるのは歴史上初めてだ」と話す（図5）。HBM向けの装置需要は調整局面にあるが、ロジック半導体向けの引き合いは強いという。2025年以降は「ロジックに引っ張られ、メモリー向け需要も戻る」と展望する。

図5　AI市場が後工程装置の需要けん引
図5　AI市場が後工程装置の需要けん引
ディスコ社長の関家一馬氏は生成AIブームは一過性ではないと話す（写真：日経クロステック）
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先端パッケージングの比率3割へ

　レゾナック取締役・最高戦略責任者（CSO）の真岡朋光氏は講演で、先端パッケージング向けの「TIM（放熱シート）やNCF（絶縁接着フィルム）は非常に強い需要があり、生産能力を3.5～5倍に高める」と話した。一方、国内の半導体材料メーカーは中小規模の企業が分散しているとし、協業の重要性を訴えた。

　協業例として、主導する研究開発コンソーシアム「JOINT2（ジョイントツー）」の成果を出展した。RDL（再配線層）と配線用チップ（ブリッジ）を組み合わせた有機インターポーザーはその一つ（図6）。510mm×515mmのパネル（ガラス基板）を支持材に使って製造した。円盤状のシリコンウエハーで造る現行のインターポーザーに比べて、チップレット集積向けの大型インターポーザーを安価に製造できる。

図6　チップレット向け部材に商機
図6　チップレット向け部材に商機
レゾナックは次世代のチップレット集積向けに、RDL（再配線層）と配線用チップ（ブリッジ）を組み合わせた有機インターポーザーなどを展示した（写真：日経クロステック）
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　JOINT2の実施期間は2026年7月まで。その後の技術開発についてレゾナック・パッケージソリューションセンター長の畠山恵一氏は、光回路と電子回路を融合する光電融合向けに「インターポーザーと光導波路を組み合わせるなど、もう1歩先のことをやりたい」と話した。

　英調査会社オムディアの南川明氏は先端パッケージングに関するセッションで、「2024年に約80兆円に達した半導体市場のうち先端パッケージングの対象は10兆円ほどだろう。2026～27年にはこの比率が30％程度に高まる」との予想を示した。この領域で日本の装置・材料業界は6～7割のシェアを持つという。一方、けん引役となる半導体メーカーは日本に存在せず、打開のきっかけになるのがラピダスだと指摘した。

7A世代から「ナノスタック」

　微細化については、米IBMの半導体部門を統括するMukesh Khare（ムケシュ・カレ）氏が2040年までの技術ロードマップを示した（図7）。2031年ごろ量産化される見通しの7A（オングストローム）世代で、GAAからナノスタック（NanoStack）と呼ぶトランジスタ構造へ移行すると予測した。トランジスタを3次元積層する「CFET（Complementary FET）」と同じ構造を指すとみられる。この構造が5世代にわたり使われ、2040年ごろには1A世代に到達する見通しという。

図7　半導体の技術ロードマップを展望
図7　半導体の技術ロードマップを展望
IBMの半導体部門を統括するムケシュ・カレ氏は半導体の将来技術の一つとして、光電融合モジュールの試作品を披露した（写真：日経クロステック）
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　IBMはプロセス技術の開発でラピダスやサムスン電子と提携している。最新のメインフレームには5nm世代のプロセッサーやAIアクセラレーター（AI処理専用回路）を搭載し、それらの製造はサムスン電子に委託している。今後、2nm技術を共同開発中のラピダスへの生産委託を優先的に検討する可能性は高いだろう。

　インテルでプロセス技術開発の共同責任者を務めるRyan Russell（ライアン・ラッセル）氏は2025年に量産を始める「Intel 18A」の後継技術として、「Intel 14A」（1.4nm世代相当）や「Intel 10A」（1nm世代相当）を予定していると明らかにした。いずれもGAA構造のトランジスタを使い、Intel 14Aからは解像力の高い高NA（開口数）のEUV露光技術を導入する。すでに初期的な露光結果を得ており、「回路設計の柔軟性が高まるなどの利点が明らかになった」という。

SKは「HBM4」の戦略語る

　次世代メモリーについてはキオクシア社長の早坂伸夫氏が「NAND（型フラッシュメモリー）に加え新しいメモリーを開発したい」と語った。候補として酸化物半導体を使うDRAM、NANDとDRAMの性能差を埋めるストレージクラスメモリー（SCM）、AI処理のメモリー容量を拡張する「CXL（Compute Express Link）」を挙げた。SCMについては「基本的にMRAM（磁気抵抗メモリー）を使う」とした。

　韓国SK hynix（SKハイニックス）で先端パッケージング技術の開発を統括するHo-Young Son（ホヨン・ソン）氏は、2025年の量産化が予想されるHBMの次世代品「HBM4」の技術戦略を語った。HBM4は16枚のDRAMチップを3次元積層し、場合によってはハイブリッドボンディングの導入を検討する必要があると話した。ハイブリッドボンディングは半導体ウエハー同士を貼り合わせ、電極のピッチを狭くして高密度な接続を実現する技術。放熱性が高まることもメリットに挙げた。

設計分野の強化が課題

　政府の半導体政策はこれまで、ラピダスなど半導体製造分野に偏っていた。経済産業省情報産業課長の金指壽氏は講演で、「半導体をAI基盤などに使うユーザーの育成も重要だ。半導体の製造とユーザーをつなぐのが設計であり、設計分野を今後サポートしていく」と話した。

　経産省デバイス・半導体戦略室長の清水英路氏も、米国にはAI半導体の設計開発からITサービスまで一気通貫の産業クラスターがあることに触れ、日本もこうした仕組みが必要だと話した。自動車やロボットなどの産業強化も視野に「2025～26年にも、企業と連携し半導体設計開発のプロジェクトを立ち上げたい」とした。